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一、 概述

二、基本概念

2.2硬件電路

2.4.2 基本邏輯運(yùn)算

2.4.3 基本邏輯表達(dá)

2.4.4 邏輯函數(shù)

條目	說明
定義	把“與”、“或”、“非”這三種基本邏輯運(yùn)算組合為邏輯表達(dá)式，表達(dá)式的運(yùn)算結(jié)果賦于另一個(gè)變量，比如F，這個(gè)公式叫邏輯函數(shù)；
	例：         F = A & B | C； 可以抽象為： F = f（A，B，C）；
	邏輯函數(shù)和邏輯電路是相互對(duì)應(yīng)的；
基本定律	運(yùn)算規(guī)律： 1>>邏輯代數(shù)公理； 2>>邏輯代數(shù)基本定律； 3>>邏輯代數(shù)基本定理；
化簡(jiǎn)方法	1>>基本定律； 2>>卡諾圖等； 3>>Q-M化簡(jiǎn)法；

2.5 電路分類

條目	說明
信號(hào)類型	模擬電路
	數(shù)字電路
功能類型	數(shù)據(jù)處理電路
	控制電路
時(shí)序特性	組合邏輯電路
	時(shí)序邏輯電路
硬件類型	晶體管->門級(jí)->模塊級(jí)->系統(tǒng)級(jí)

2.6 建模

2.6.1 建模概述

2.6.2 Verilog邏輯設(shè)計(jì)

條目	邏輯描述	Verilog描述
分類	真值表	1-真值表建模；
	電路原理圖	2-結(jié)構(gòu)化建模；
	1>>布爾表達(dá)式； 2>>電平觸發(fā)器； 3>>邊沿觸發(fā)器；	3-行為級(jí)建模：     1>>基于布爾方程；    2>>基于電平觸發(fā)器建模； 3>>基于邊沿觸發(fā)器建模；
		RTL級(jí)（Register Transfer Level）寄存器傳輸級(jí)；
		算法級(jí)建模：與硬件無關(guān)；

三、 組合邏輯電路

3.1 三態(tài)門3.1.1 工作原理

3.1.2 行為建模

3.2 編碼器

3.2.1 工作原理

3.2.2 行為建模

3.3 譯碼器

3.3.1 工作原理

3.2.2 行為建模

3.4 數(shù)據(jù)選擇器

3.4.1 工作原理

3.4.2 行為建模1

3.4.3 行為建模2

3.4.3 真值表建模

3.5 數(shù)值比較器

3.5.1 工作原理

3.5.2 行為建模1

3.5.2 行為建模2

四、 時(shí)序邏輯電路

4.1 概述

時(shí)序邏輯電路概述

問題： 在各種復(fù)雜的數(shù)字電路中，不但需要對(duì)二進(jìn)制信號(hào)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算，還需要將這些信號(hào)的運(yùn)算結(jié)果保存起來。

解決： 觸發(fā)器（Filp-Flop）：能夠存儲(chǔ)1位二值信號(hào)的基本邏輯單元電路統(tǒng)稱；

觸發(fā)器種類：   1-電平觸發(fā)； 2-脈沖觸發(fā)；3-邊沿觸發(fā)； 注意： 電平觸發(fā)器（既電平鎖存器），例如在FPGA設(shè)計(jì)中鎖存器指的就是電平鎖存器（Latch）；

4.2 D型鎖存器

4.2.1 工作原理

4.2.2 行為建模

4.2.3 避免鎖存器

4.3 D型觸發(fā)器

4.3.1 工作原理

4.3.2 復(fù)位/置位D型觸器

4.3.3 行為建模

4.4 寄存器

4.4.1 工作原理

4.4.2 行為建模

4.5 移位寄存器

4.5.1 工作原理

4.5.2 行為建模

4.6 計(jì)數(shù)器

4.6.1 工作原理

4.6.2 行為建模

4.6.3 時(shí)序分析

4.7 狀態(tài)機(jī)

4.6.1 概述

定義	時(shí)序電路（sequential circuit）： 電路的輸出同時(shí)依賴于電路之前的狀態(tài)和當(dāng)前輸入值； 有限狀態(tài)機(jī)（Finite state Machines）：     時(shí)序電路的別稱，簡(jiǎn)稱狀態(tài)機(jī)，因?yàn)闀r(shí)序電路的功能行為可以用有限個(gè)狀態(tài)來表示；
描述方法	1-狀態(tài)表（state table）; 2-狀態(tài)圖（State Machine Chart）; 3-時(shí)序圖（Timing Diagram）； 4-算法狀態(tài)機(jī)流程圖（Algorithmic State Machine,ASM）; 5-順序功能圖（Sequential  Function Chart，SFC）； //PLC編程中使用
應(yīng)用	序列檢測(cè)器（sequence detector）； 流程控制；

4.6.2 SFC

4.6.3 狀態(tài)機(jī)描述

4.6.4 狀態(tài)機(jī)實(shí)現(xiàn)

4.6.5 狀態(tài)機(jī)圖示

五、 算術(shù)運(yùn)算電路

5.1 加法器

5.1.1 半加器工作原理

5.1.2 半加器行為建模

5.1.3 1位全加器工作原理

5.1.5 1位全加器行為建模

5.1.6 1位全加器行圖示

5.2 減法器5.2.1 原碼

條目	原碼
無符號(hào)整數(shù)	只可能是正數(shù)的數(shù)；0,1,2，…
有符號(hào)整數(shù)	可能為正數(shù)又可能為負(fù)數(shù)的數(shù)；-3，-2，-1,0，+1，+2，+3；
實(shí)數(shù)	帶有小數(shù)點(diǎn)的數(shù)；
原碼表示法	數(shù)字邏輯電路輸出高電平表示二進(jìn)制1，輸出低電平表示二進(jìn)制0；
	表示有符號(hào)正整數(shù)：將二進(jìn)制數(shù)的最高有效位置‘0’，0001代表+1; 表示有符號(hào)正整數(shù)：將二進(jìn)制數(shù)的最高有效位置‘1’，1001代表-1;
原碼缺點(diǎn)	計(jì)算 -5 – 8 =？ step1：（-5），（-8）求絕對(duì)值，為5,8； step2: 8-5=3; step3: 以絕對(duì)值大的一個(gè)數(shù)的符號(hào)作為差值符號(hào)為：-3； 實(shí)際電路需要：比較器，減法器； 補(bǔ)碼解決了這個(gè)問題

5.2.1 補(bǔ)碼

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1. MIPI視頻拼接
     2. SLVS-EC轉(zhuǎn)MIPI接口(IMX472 IMX492)
     3. PCIE采集系統(tǒng)
     4. 圖像項(xiàng)目
     5. 高速多通道ADDA系統(tǒng)
     6. 基于FPGA板卡研發(fā)
     7. 多通道高靈敏電荷放大器
     8. 射頻前端

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