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【案例】 LCD顯示疊加圖片

發布時間：2023-04-13   作者：admin 瀏覽量:
本文為明德揚原創文章，轉載請注明出處！

1.1 總體設計

1.1.1 概述

液晶顯示器是一-種通過液晶和色彩過濾器過濾光源，在平面面板上產生圖像的數字顯示器。LCD 的構造是在兩片平行的玻璃基板當中放置液晶盒，下基板玻璃上設置薄膜晶體管,.上基板玻璃上設置彩色濾光片，通過薄膜晶體管上的信號與電壓改變來控制液晶分子的轉動方向，從而達到控制每個像素點偏振光出射與否而達到顯示目的。與傳統的陰極射線管相比，LCD具有占用空間小，低功耗，低輻射，無閃爍，降低視覺疲勞等優點。現在LCD已漸替代CRT成為主流，價格也已經下降了很多，并已充分的普及。
1.1.2 設計目標
在7寸LCD顯示屏上實現圖片顯示。
其中，在顯示屏左上角顯示明德揚的LOGO圖標，在顯示屏的中間居中顯示字母“E”。

1.1.3 系統結構框圖
系統結構框圖如下所示：


圖一
1.1.4模塊功能
PLL模塊實現功能
1.       將輸入的50MHz時鐘分頻輸出40MHz時鐘。

ROM模塊實現功能
1.       FPGA_rom存儲明德揚LOGO的圖像數據；

2.       e_rom存儲字母“E”的圖像數據。

LCD驅動模塊實現功能
1、  產生驅動LCD屏顯示的時序
2、  讀取ROM里存儲的數據并輸出顯示

1.1.5頂層信號
  
信號名
  
I/O
位寬
定義
clk
I
1
系統工作時鐘 50M
rst_n
I
1
系統復位信號，低電平有效
hys
O
1
LCD 行時序信號
vys
O
1
LCD 場時序信號
lcd_de
O
1
LCD 數據輸入使能信號
lcd_rgb
O
24
LCD RGB信號，RGB格式為使用24位來表示一個像素，RGB分量都用8位表示，取值范圍為0-255。
lcd_dclk
O
1
LCD 數據采樣時鐘



1.1.6參考代碼
    1. module top_mdyLcdPicOverlay(
    2.     clk       ,
    3.     rst_n     ,
    4.     hys       ,
    5.     vys       ,
    6.     lcd_de    ,
    7.     lcd_rgb   ,
    8.     lcd_dclk
    9.     );

    11.     parameter   PICTURE_W = 24  ;

    13.     input                   clk         ;
    14.     input                   rst_n       ;
    15.     output                  hys         ;
    16.     output                  vys         ;
    17.     output                  lcd_de      ;
    18.     output  [PICTURE_W-1:0] lcd_rgb     ;
    19.     output                  lcd_dclk    ;
    20.    

    22.     wire                     clk_0      ;
    23.    
    24.     wire                     hys        ;
    25.     wire                     vys        ;
    26.     wire                     lcd_de     ;
    27.     wire   [PICTURE_W-1:0]   lcd_rgb    ;
    28.     wire                     lcd_dclk   ;


    31. //40MHz
    32. pll_40m u_pll_40m(
    33.             .areset     (~rst_n ),
    34.         .inclk0     (clk    ),
    35.             .c0         (clk_0  )
    36.     );


    39. lcd_driver  u2(
    40.    .clk          (clk_0       ),//40MHz
    41.    .rst_n        (rst_n       ),
    42.                           
    43.    .hys          (hys         ),  
    44.    .vys          (vys         ),  
    45.    .lcd_de       (lcd_de      ),                  
    46.    .lcd_rgb      (lcd_rgb     ),
    47.    .lcd_dclk     (lcd_dclk    )
    48.     );

    50. endmodule
復制代碼


1.2 PLL模塊設計
1.2.1接口信號
下面為PLL的接口信號：

  
信號名
  
I/O
位寬
定義
areset
I
1
PLL復位信號，高電平有效
inclk0
I
1
PLL輸入時鐘 50MHz
c0
O
1
PLL輸出時鐘 40MHz

1.2.2 設計思路
本模塊主要用于產生LCD驅動時序所需要的時鐘，關于PLL的使用詳細介紹請看下方鏈接：

1.3 ROM模塊設計
1.3.1接口信號
  
信號名
  
I/O
位寬
定義
address
I
16
ROM數據存放地址
clock
I
1
ROM工作時鐘40MHz
q
O
8
ROM輸出數據

1.3.2設計思路
本模塊主要用于存儲需要顯示的圖像數據，關于ROM的使用詳細介紹請查看IP核右上角數據手冊“Documentation”。

1.4 LCD驅動模塊設計
1.4.1接口信號
  
信號名
  
I/O
位寬
定義
clk
I
1
模塊工作時鐘 40MHz
rst_n
I
1
系統復位信號，低電平有效
hys
O
1
LCD 行時序信號
vys
O
1
LCD 場時序信號
lcd_de
O
1
LCD 數據輸入使能信號
lcd_rgb
O
24
LCD RGB信號，RGB格式為使用24位來表示一個像素，RGB分量都用8位表示，取值范圍為0-255。
lcd_dclk
O
1
LCD 數據采樣時鐘

1.4.2設計思路
產生驅動LCD顯示的行場時序信號，其計數器架構如下圖所示：


行計數器h_cnt：該計數器用來計算行同步信號的幀長。加一條件為1，表示一直在計數。結束條件為數1056個，也就是一行有1056個像素。
場計數器v_cnt：該計數器用來計算場同步信號的幀長。加一條件為end_h_cnt，即行計數器的計數器的結束條件，表示每計數完一行像素就加一。結束條件為數525個，也就是一共有525行像素。
其中，在從存儲圖像“E”的ROM里讀取數據的時候，有一個操作就是讀取的地址從第8位開始，也就是說18位數據地址，低三位不讀，讀取的是e_rom_addr[16:3]。有這樣一個操作的話就能實現對存儲的圖像進行8倍的放大顯示。


1.4.3參考代碼
    1. module lcd_driver(
    2.     clk          ,//40MHz
    3.     rst_n        ,

    5.     hys          ,
    6.     vys          ,
    7.     lcd_de       ,  
    8.     lcd_rgb      ,
    9.     lcd_dclk   
    10. );

    12.    input                    clk             ;
    13.    input                    rst_n           ;

    15.    output                   hys             ;
    16.    output                   vys             ;
    17.    output                   lcd_de          ;
    18.    output [23:0]            lcd_rgb         ;
    19.    output                   lcd_dclk        ;

    21.    reg                      hys             ;
    22.    reg                      vys             ;
    23.    reg                      lcd_de          ;
    24.    reg    [23:0]            lcd_rgb         ;
    25.    wire                     lcd_dclk        ;

    27.    //1056
    28.    parameter         THPW      = 20         ;   
    29.    parameter         THB       = 46         ;   
    30.    parameter         THD       = 800        ;   
    31.    parameter         THFP      = 210        ;   
    32.    
    33.    //525
    34.    parameter         TVPW      = 10         ;   
    35.    parameter         TVB       = 23         ;   
    36.    parameter         TVD       = 480        ;   
    37.    parameter         TVFP      = 22         ;   

    39.    parameter       HDE_CENTRE  = THD/2      ;//400
    40.    parameter       VDE_CENTRE  = TVD/2      ;//240

    42.    parameter       LOGO_X0     = (0   + (THB-1))         ;   
    43.    parameter       LOGO_X1     = (120 + (THB-1))         ;   
    44.    parameter       LOGO_Y0     = (0   + (TVB-1))         ;   
    45.    parameter       LOGO_Y1     = (55  + (TVB-1))         ;  

    47.    parameter         E_X0      = ((HDE_CENTRE-200) + (THB-1))        ;   
    48.    parameter         E_X1      = ((HDE_CENTRE+200) + (THB-1))        ;   
    49.    parameter         E_Y0      = ((VDE_CENTRE-150) + (TVB-1))        ;   
    50.    parameter         E_Y1      = ((VDE_CENTRE+150) + (TVB-1))        ;   

    52.    reg   [ 10:0]            h_cnt           ;
    53.    wire                     add_h_cnt       ;
    54.    wire                     end_h_cnt       ;
    55.    reg   [ 9:0]             v_cnt           ;
    56.    wire                     add_v_cnt       ;
    57.    wire                     end_v_cnt       ;


    60.    wire                     active_area     ;
    61.    reg                      logo_rom_area        ;
    62.    reg      [15:0]          logo_rom_addr        ;
    63.    wire     [7:0]           logo_rom_data        ;
    64.    reg                      e_rom_area        ;
    65.    reg      [17:0]          e_rom_addr        ;
    66.    wire     [7:0]           e_rom_data        ;
    67.    reg      [2:0]           e_rom_addr_low    ;
    68.    reg                      e_sel             ;
    69.    


    72. always @(posedge clk or negedge rst_n) begin
    73.     if (rst_n==0) begin
    74.         h_cnt <= 0;
    75.     end
    76.     else if(add_h_cnt) begin
    77.         if(end_h_cnt)
    78.             h_cnt <= 0;
    79.         else
    80.             h_cnt <= h_cnt+1 ;
    81.    end
    82. end
    83. assign add_h_cnt = 1;
    84. assign end_h_cnt = add_h_cnt  && h_cnt == (THB + THD + THFP)-1 ;



    88. always @(posedge clk or negedge rst_n) begin
    89.     if (rst_n==0) begin
    90.         v_cnt <= 0;
    91.     end
    92.     else if(add_v_cnt) begin
    93.         if(end_v_cnt)
    94.             v_cnt <= 0;
    95.         else
    96.             v_cnt <= v_cnt+1 ;
    97.    end
    98. end
    99. assign add_v_cnt = end_h_cnt;
    100. assign end_v_cnt = add_v_cnt  && v_cnt == (TVB + TVD + TVFP)-1 ;

    102. /*******************************************************/
    103.     //dclk
    104.     assign lcd_dclk = clk;

    106.     //hsync
    107.     always  @(posedge clk or negedge rst_n)begin
    108.         if(rst_n==1'b0)begin
    109.             hys <= 0;
    110.         end
    111.         else if(add_h_cnt && h_cnt==THPW-1)begin
    112.             hys <= 1;
    113.         end
    114.         else if(end_h_cnt)begin
    115.             hys <= 0;
    116.         end
    117.     end


    120.     //vsync
    121.     always  @(posedge clk or negedge rst_n)begin
    122.         if(rst_n==1'b0)begin
    123.             vys <= 0;
    124.         end
    125.         else if(add_v_cnt && v_cnt==TVPW-1)begin
    126.             vys <= 1;
    127.         end
    128.         else if(end_v_cnt)begin
    129.             vys <= 0;
    130.         end
    131.     end
    132.    

    134.     //lcd_de
    135.     always  @(posedge clk or negedge rst_n)begin
    136.         if(rst_n==1'b0)begin
    137.             lcd_de <= 0;
    138.         end
    139.         else if(active_area)begin
    140.             lcd_de <= 1;
    141.         end
    142.         else begin
    143.             lcd_de <= 0;
    144.         end
    145.     end
    146.    

    148. /********************************************************************/   



    152. assign active_area = h_cnt>=(THB-1) && h_cnt<(THB+THD-1) && v_cnt>=(TVB-1) && v_cnt<(TVB+TVD-1);


    155. always  @(*)begin
    156.     logo_rom_area = h_cnt >=LOGO_X0 && h_cnt < LOGO_X1 && v_cnt >= LOGO_Y0 && v_cnt < LOGO_Y1;
    157. end

    159. always  @(*)begin
    160.     e_rom_area = h_cnt >=E_X0 && h_cnt < E_X1 && v_cnt >= E_Y0 && v_cnt < E_Y1;
    161. end



    165. always  @(posedge clk or negedge rst_n)begin
    166.     if(rst_n==1'b0)begin
    167.         lcd_rgb <= 0;
    168.     end
    169.     else if(active_area)begin
    170.         if(logo_rom_area)
    171.             lcd_rgb <= {logo_rom_data[7:5],5'b11111,logo_rom_data[4:2],5'b11111,logo_rom_data[1:0],6'b111111};
    172.         else if(e_rom_area)
    173.             lcd_rgb <= {24{e_sel}};
    174.         else
    175.             lcd_rgb <= {24{1'b1}};
    176.     end
    177.     else begin
    178.         lcd_rgb <=0;
    179.     end
    180. end




    185. always  @(*)begin
    186.     logo_rom_addr = (h_cnt-LOGO_X0) + 120*(v_cnt-LOGO_Y0);
    187. end

    189. always  @(*)begin
    190.     e_rom_addr = (h_cnt-E_X0) + 400*(v_cnt-E_Y0);
    191. end



    195. always  @(posedge clk or negedge rst_n)begin
    196.     if(rst_n==1'b0)begin
    197.         e_rom_addr_low <= 0;
    198.     end
    199.     else begin
    200.         e_rom_addr_low <= e_rom_addr[2:0];
    201.     end
    202. end


    205. always  @(*)begin
    206.     e_sel = ~e_rom_data[7-e_rom_addr_low];
    207. end


    210. fpga_rom u_fpga_rom(
    211.                    .address (logo_rom_addr),
    212.                    .clock   (clk     ),
    213.                    .q       (logo_rom_data));

    215. e_rom u_e_rom(
    216.     .address   (e_rom_addr[16:3]  ),
    217.     .clock     (clk  ),
    218.     .q         (e_rom_data  ));


    221.     endmodule
復制代碼


1.5 效果和總結
以下為工程上板后的現象效果圖：

mp801開發板


ms980試驗箱



設計視頻和源工程代碼請到論壇下載學習：http://www.fpgabbs.cn/thread-1162-1-1.html

訪問明德揚論壇（http://www.fpgabbs.cn/）進行更多FPGA相關工程設計學習。


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