導(dǎo)讀：如果想快速學(xué)習(xí)，那么可以進(jìn)入明德?lián)P官網(wǎng)進(jìn)行免費(fèi)課程系列學(xué)習(xí)，這樣可以讓你的開(kāi)發(fā)板盡快動(dòng)起來(lái)，早點(diǎn)拿起開(kāi)發(fā)板用起來(lái)，掌握的也快，但是后期沒(méi)有系統(tǒng)理論支持，以及企業(yè)級(jí)實(shí)操項(xiàng)目訓(xùn)練，麻煩就比較大，只能自己摸索，花大量的時(shí)間。這樣你需要找專(zhuān)業(yè)的FPGA培訓(xùn)機(jī)構(gòu)來(lái)做系統(tǒng)的學(xué)習(xí)還有實(shí)操項(xiàng)目，F(xiàn)PGA學(xué)習(xí)最關(guān)鍵的就是項(xiàng)目的實(shí)操。理論學(xué)的再好要談實(shí)戰(zhàn)，否則你自學(xué)的再好還是個(gè)菜鳥(niǎo)，因?yàn)闆](méi)辦法應(yīng)對(duì)實(shí)際工作中遇到的各種問(wèn)題的。
一、FPGA學(xué)習(xí)重點(diǎn)是什么？
1、 看代碼，建模型（fpga邏輯模型）
只有在腦海中建立了一個(gè)個(gè)邏輯模型，理解FPGA內(nèi)部邏輯結(jié)構(gòu)實(shí)現(xiàn)的基礎(chǔ)，才能明白為什么寫(xiě)Verilog和寫(xiě)C整體思路是不一樣的，才能理解順序執(zhí)行語(yǔ)言和并行執(zhí)行語(yǔ)言的設(shè)計(jì)方法上的差異。在看到一段簡(jiǎn)單程序的時(shí)候應(yīng)該想到是什么樣的功能電路。
2、 用數(shù)學(xué)思維來(lái)簡(jiǎn)化設(shè)計(jì)邏輯（FPGA設(shè)計(jì)技巧）
學(xué)習(xí)FPGA不僅邏輯思維很重要，好的數(shù)學(xué)思維也能讓你的設(shè)計(jì)化繁為簡(jiǎn)，所以啊，那些看見(jiàn)高數(shù)就頭疼的童鞋需要重視一下這門(mén)課哦。舉個(gè)簡(jiǎn)單的例子，比如有兩個(gè)32bit的數(shù)據(jù)X[31；0]與Y[31；0]相乘。當(dāng)然，無(wú)論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用，這也是最簡(jiǎn)單的方法，但是兩個(gè)32bit的乘法器將耗費(fèi)大量的資源。那么有沒(méi)有節(jié)省資源，又不太復(fù)雜的方式來(lái)實(shí)現(xiàn)呢？我們可以稍做修改：
將X[31；0]拆成兩部分X1[15；0]和X2[15；0]，令X1[15；0]=X[31；16]，X2[15；0]=X[15；0]，則X1左移16位后與X2相加可以得到X；同樣將Y[31；0]拆成兩部分Y1[15；0]和Y2[15；0]，令Y1[15；0]=Y[31；16]，Y2[15；0]=Y[15；0]，則Y1左移16位后與Y2相加可以得到Y(jié)，則X與Y的相乘可以轉(zhuǎn)化為X1和X2分別與Y1和Y2相乘，這樣一個(gè)32bit*32bit的乘法運(yùn)算轉(zhuǎn)換成了四個(gè)16bit*16bit的乘法運(yùn)算和三個(gè)32bit的加法運(yùn)算。轉(zhuǎn)換后的占用資源將會(huì)減少很多，有興趣的童鞋，不妨綜合一下看看，看看兩者差多少。
3、 時(shí)鐘與觸發(fā)器的關(guān)系（fpga時(shí)序應(yīng)用）
“時(shí)鐘是時(shí)序電路的控制者”這句話(huà)太經(jīng)典了，可以說(shuō)是FPGA設(shè)計(jì)的圣言。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主，因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來(lái)也不沒(méi)太多困難。但是時(shí)序電路就不同了，它的所有動(dòng)作都是在時(shí)鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā)，可以說(shuō)時(shí)鐘就是整個(gè)電路的控制者，控制不好，電路功能就會(huì)混亂。
打個(gè)比方，時(shí)鐘就相當(dāng)于人體的心臟，它每一次的跳動(dòng)就是觸發(fā)一個(gè)CLK，向身體的各個(gè)器官供血，維持著機(jī)體的正常運(yùn)作，每一個(gè)器官體統(tǒng)正常工作少不了組織細(xì)胞的構(gòu)成，那么觸發(fā)器就可以比作基本單元組織細(xì)胞。
時(shí)序邏輯電路的時(shí)鐘是控制時(shí)序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動(dòng)機(jī)”，沒(méi)有它時(shí)序邏輯電路就不能正常工作。因?yàn)闀r(shí)序邏輯電路主要是利用觸發(fā)器存儲(chǔ)電路的狀態(tài)，而觸發(fā)器狀態(tài)變換需要時(shí)鐘的上升或下降沿，由此可見(jiàn)時(shí)鐘在時(shí)序電路中的核心作用。
最后簡(jiǎn)單說(shuō)一下體會(huì)吧，歸結(jié)起來(lái)就是多實(shí)踐、多思考、多問(wèn)。實(shí)踐出真知，看100遍別人的方案不如自己去實(shí)踐一下。實(shí)踐的動(dòng)力一方面來(lái)自興趣，一方面來(lái)自壓力。有需求會(huì)容易形成壓力，也就是說(shuō)最好能在實(shí)際的項(xiàng)目開(kāi)發(fā)中鍛煉，而不是為了學(xué)習(xí)而學(xué)習(xí)。
明德?lián)P科教的教學(xué)以潘文明先生的《至簡(jiǎn)設(shè)計(jì)法》為中心，其核心就是一個(gè)“簡(jiǎn)”字。
除了在設(shè)計(jì)思路、過(guò)程、結(jié)果等方面實(shí)現(xiàn)了至簡(jiǎn)化，學(xué)習(xí)方法也是最簡(jiǎn)單，完全適合于0基礎(chǔ)的學(xué)員。正常情況下，完全沒(méi)有基礎(chǔ)的學(xué)員通過(guò)30天的學(xué)習(xí)，就能獨(dú)立完成FPGA項(xiàng)目的學(xué)習(xí)。
