FPGA將數(shù)據(jù)傳到芯片中，通過pcie再將芯片算完的數(shù)傳給上位機(jī)。...
PCIE項(xiàng)目中AXI4 IP核例化詳解
本工程里已經(jīng)把PCIE部分做成一個(gè)封裝的模塊，對(duì)外提供的是fifo_wr(數(shù)據(jù)發(fā)送fifo)接口和fufi_rd(數(shù)據(jù)接收的fifo接口)，用戶只要操作fifo接口，無需關(guān)心PCIE的內(nèi)部驅(qū)動(dòng)。為了便于讀者更加明白，可以深入了解PCIE，我們將會(huì)制作一個(gè)PCIE的連載系列。...
PCIE高速傳輸解決方案FPGA技術(shù)XILINX官方XDMA驅(qū)動(dòng)
明德?lián)P在PCIE高速傳輸方案積累了豐富的技術(shù)，傳輸?shù)膸捓寐士蛇_(dá)到90%以上，延遲可達(dá)到理論的最低延遲值。明德?lián)P能夠根據(jù)客戶的需求(需求、延遲和應(yīng)用等)，為客戶提供定制的PCIE解決方案，歡迎您與我們聯(lián)系，溝通洽談。下面是我司為客戶定制的方案介紹，該方案已經(jīng)應(yīng)用到航天航空、雷達(dá)等領(lǐng)域，經(jīng)受住客戶和市場(chǎng)的檢驗(yàn)。...
LATTICE DDR3調(diào)試心得之IP核的作用
最近公司承接了一個(gè)車載視頻拼接的項(xiàng)目，該項(xiàng)目使用到了LVDS高速接口和DDR3接口，攝像頭采集的視頻圖像數(shù)據(jù)需要先存入DDR3中然后與通過LVDS傳輸?shù)闹鳈C(jī)視頻數(shù)據(jù)進(jìn)行拼接輸出，最終在屏幕上顯示畫中畫的效果。在調(diào)試DDR3的過程中，我有一些使用心得，特分享給大家。在之前的文章中我已經(jīng)介紹過Lattice DDR3的IP核生成使用方法，以及接口信號(hào)。也許有許多人不是很明白，明明有DDR3的IP核，為什么還要添加這么一個(gè)接口模塊，添加了這么一個(gè)接口模塊主要是用來做什么，需要它設(shè)計(jì)哪些信號(hào)？...
以案例介紹lattice DDR3 IP核的生成及調(diào)用過程
本文以一個(gè)案例的形式來介紹lattice DDR3 IP核的生成及調(diào)用過程，同時(shí)介紹各個(gè)接口信號(hào)的功能作用...
支持jesd204b協(xié)議高速DAC芯片AD9144-FMC-EBZ配置筆記
AD9144是一款支持jesd204b協(xié)議高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的評(píng)估板(Evaluation Board)，它是主要由AD9144,AD9516,與PIC16F單片機(jī)組成的系統(tǒng)。工程上使用AD9144具有時(shí)鐘時(shí)序要求很高和寄存器配置復(fù)雜的難點(diǎn)。...
FPGA設(shè)計(jì)實(shí)用分享02 之 XILINX的可參數(shù)化FIFO
FIFO是FPGA項(xiàng)目中使用最多的IP核，一個(gè)項(xiàng)目使用幾個(gè)，甚至是幾十個(gè)FIFO都是很正常的。通常情況下，每個(gè)FIFO的參數(shù)，特別是位寬和深度，是不同的。...
XILINX FIFO寫不進(jìn)去的問題(實(shí)用分享)
明德?lián)P(MDY)在某個(gè)XILINX項(xiàng)目中，偶然性出現(xiàn)開機(jī)后通信出錯(cuò)的情形，具體表現(xiàn)為反復(fù)開機(jī)測(cè)試400次后，約有1~2次通信異常，數(shù)據(jù)發(fā)不出去。經(jīng)過定位，是某個(gè)FIFO出現(xiàn)異常，時(shí)鐘正常、復(fù)位無效、寫使能有效的情況，空信號(hào)empty一直為1，即一直保持為空的問題。...
XILINX偶然加載不成功的問題原因及解決方法
明德?lián)P(MDY)在2021年承擔(dān)了多個(gè)基于XILINX芯片的研發(fā)項(xiàng)目，包括VPX網(wǎng)絡(luò)透明傳輸項(xiàng)目(芯片為XC7K325T-2FBG900)、某高端測(cè)試儀項(xiàng)目(芯片為XCKU060-FFVA1156)、某網(wǎng)閘設(shè)備項(xiàng)目(芯片為XC7Z030-FBG676)等，另外，明德?lián)P自研了基于XC7K325T-2FBG900和基于XC7K410T-2FBG900芯片的核心板，在XILINX研發(fā)領(lǐng)域擁有豐富的經(jīng)驗(yàn)。即使擁有豐富經(jīng)驗(yàn)和積累，每個(gè)新項(xiàng)目我們均要投入相當(dāng)大的精力去研發(fā)。例如本文章分享的案例，在一個(gè)研發(fā)設(shè)備的壓力測(cè)試中，每隔3分鐘對(duì)設(shè)備進(jìn)行斷電復(fù)位重啟，部分設(shè)備會(huì)出現(xiàn)低于1%概率的FPGA加載不成功，重啟300多次，會(huì)存豐1~3次的加載失敗。...